在數字集成電路設計流程中，版圖設計是連接電路設計與芯片制造的橋梁。本文將基于Cadence IC（Virtuoso）設計環境，詳細介紹一個簡單CMOS反相器的版圖設計步驟，幫助初學者理解版圖設計的基本概念與實踐流程。

一、設計準備

1. 建立設計庫與工藝文件：在Cadence Virtuoso中創建一個新的設計庫（Library），并正確關聯到相應的工藝設計套件（PDK）。PDK包含了特定半導體工藝（如180nm、90nm等）的設計規則、器件模型和物理層信息，是版圖設計的基礎。

1. 理解反相器電路：一個標準的CMOS反相器由一個PMOS晶體管和一個NMOS晶體管組成。輸入信號Vin同時連接到兩個晶體管的柵極（Gate），輸出Vout從兩個晶體管的漏極（Drain）引出。PMOS的源極（Source）接電源VDD，NMOS的源極接地VSS。其核心功能是實現邏輯非：輸入高電平（VDD）時輸出低電平（VSS），輸入低電平時輸出高電平。

二、版圖設計步驟

版圖設計是將電路符號轉化為幾何圖形的過程，這些圖形最終將被用于芯片制造的光刻掩膜。

1. 創建版圖單元視圖（Layout View）：在設計庫中，為你的反相器電路創建一個新的單元（Cell），并選擇視圖類型為“Layout”。

1. 放置有源區（Active Area）：

• 從PDK庫中調用NMOS和PMOS的器件版圖單元，或者手動繪制。

• NMOS管：在P型襯底（或P阱）上繪制N+有源區（Active或Diffusion層），作為晶體管的源漏區。

• PMOS管：在N阱（N-well）內繪制P+有源區。因此，需要先繪制一個N阱矩形區域，將PMOS包含在內。

• 注意NMOS與PMOS之間需保持足夠的間距以滿足設計規則（DRC）。

1. 繪制多晶硅柵極（Poly Gate）：

• 繪制一條橫跨NMOS和PMOS有源區的多晶硅條帶。這條多晶硅帶就是兩個晶體管的公共柵極，它將作為反相器的輸入端口。

• 多晶硅與有源區相交的部分，在硅片上就形成了晶體管的溝道區域。

1. 金屬連線與接觸孔（Contact/Via）：

• 輸出節點（Vout）：使用第一層金屬（Metal1），通過接觸孔（Contact）同時連接到PMOS管的漏極（P+區）和NMOS管的漏極（N+區），將它們短接起來形成輸出端。

• 電源與地線：

• VDD線：用Metal1連接PMOS管的源極（P+區）到電源端口。通常VDD線水平布在版圖上方。

• VSS線：用Metal1連接NMOS管的源極（N+區）到地端口。通常VSS線水平布在版圖下方。

• 輸入節點（Vin）：從公共的多晶硅柵極引出一條多晶硅連線，并通過一個“多晶硅-接觸孔-金屬1”（Poly-Contact-Metal1）的結構，將輸入信號接入。

1. 添加端口標識（Pin）：使用文本層或特定Pin層，清晰地標注出版圖中的輸入（Vin）、輸出（Vout）、電源（VDD）和地（VSS）端口的位置和名稱。這對于后續的版圖與電路圖對比（LVS）至關重要。

三、設計規則檢查（DRC）與版圖電路圖一致性檢查（LVS）

完成圖形繪制后，必須進行驗證以確保版圖可制造且功能正確。

1. DRC（Design Rule Check）：運行DRC工具，檢查版圖是否符合工藝廠制定的所有幾何規則（如線寬、間距、覆蓋、包圍等）。任何DRC錯誤都必須修正，否則芯片制造會失敗。

1. LVS（Layout vs. Schematic）：

• 首先需要有一個正確的反相器電路圖（Schematic）。

• 運行LVS工具，它會從版圖中提取出電氣連接網絡（網表），并將其與電路圖的網表進行比較。

• 如果兩者在器件類型、數量以及連接關系上完全一致，則LVS通過，證明版圖實現了預期的電路功能。

四、后仿真與物理驗證

對于更嚴謹的設計，在DRC和LVS通過后，還可以進行：

• 參數提取（PEX）：從完成的版圖中提取出包含寄生電阻和電容的詳細網表。
• 后仿真（Post-layout Simulation）：將提取的帶寄生參數的網表導入仿真工具（如Spectre），進行時序和功能仿真。與原理圖前仿真的結果對比，可以評估寄生效應對電路性能（如延遲、功耗）的影響。

五、

通過完成一個簡單反相器的版圖設計，可以掌握集成電路版圖設計的核心流程：從電路理解出發，在遵守嚴格幾何設計規則的前提下，將晶體管和互連線轉化為多層平面幾何圖形，并通過DRC和LVS兩大工具確保其可制造性和功能正確性。 反相器作為最基本的邏輯單元，其版圖是構成更復雜數字電路（如與非門、觸發器、乃至處理器）的基石。熟練掌握這一流程，是邁向高級數字IC版圖設計師的第一步。